8月19日、長電科技は、高アスペクト比の先端TSV（Through-Silicon Via、シリコン貫通電極）技術の研究開発で重要な進展を遂げ、パートナー企業と共同でサンプル試作を完了したと発表した。資料によると、長電科技のTSV形成方案は、2.5D/3D先端パッケージング、シリコンベース相互接続、多次元ヘテロジニアス集積などのハイエンド先端パッケージング用途を対象としている。マイクロシステム集積プラットフォームにおける中核基盤プロセス能力をさらに強化し、高演算性能・大容量メモリーチップのシステムレベル集積に対し、より包括的かつ柔軟なワンストップ製造支援を提供することを目的としている。今回のサンプル試作では、深掘りシリコンエッチング、孔壁絶縁膜成膜、バリア層およびシード層成膜、銅埋め込みなどの主要プロセスに取り組んだ。形成したTSVは孔径1.5マイクロメートル、深さ17マイクロメートルで、アスペクト比は11.3：1に達した。より大きな孔径のTSV構造と比較すると、1.5マイクロメートル級の小径TSVでは、深掘りシリコンエッチングの精度、孔壁への誘電体膜および金属膜の被覆性、ならびに欠陥のない銅埋め込みに対して、より高い技術要求が課される。今回の試作結果は、同社が業界をリードする小径・高アスペクト比TSVのプロセス開発および共同検証能力を備えたことを示している。